作為全球第一款3D封裝的流量計(jì)處理器，Bow IPU采用了臺(tái)積電SoIC-WoW技術(shù)，該技術(shù)以類似于3D NAND閃存多層堆疊那樣，將兩層die（裸片）以鏡像方式垂直堆疊起來(lái)，以更先進(jìn)的封裝技術(shù)提升芯片性能。
需要指出的是，這是一種用于硅晶圓的3D堆疊形式，使得單個(gè)封裝芯片中的晶體管數(shù)突破了600億個(gè)大關(guān)。此外，Bow IPU的理論AI算力也從250 TeraFLOPS（每秒萬(wàn)億次浮點(diǎn)運(yùn)算）提升到了350 TeraFLOPS。據(jù)Graphcore介紹，總體而言，第三代IPU相對(duì)于上一代性能提高40%，能耗比實(shí)現(xiàn)了16%的提升。
事實(shí)上，Bow IPU的堆疊并不算特別復(fù)雜，主要負(fù)責(zé)計(jì)算、存儲(chǔ)的IPU die位于下層，上方的die則主要為供電、節(jié)能等方面的功能提供幫助。盧濤曾這樣介紹Bow IPU的die設(shè)計(jì)：“這是個(gè)大小die的設(shè)計(jì)，大die是計(jì)算die，小die主要做電源、能耗等方面相關(guān)的管理。”
在經(jīng)過(guò)深入評(píng)估之后，Graphcore認(rèn)為，選擇更先進(jìn)的工藝并不能像以前那樣獲得大幅度的性能提升。而從成本收益角度看，也不劃算。于是，我們選擇了3D Wafer-on-Wafer作為芯片性能提升新方法。正是得益于這個(gè)決定，使得我們新芯片即使面積稍有上升，但成本與上一代比較相近，最終讓我們可以以不變的價(jià)格交付新芯片。
現(xiàn)在摩爾定律放緩，再往先進(jìn)工藝演進(jìn)的話，成本投入太大，不是一般電磁流量計(jì)公司能承受的，所以大家就認(rèn)為延續(xù)摩爾定律的一個(gè)方法就是往2.5D和3D封裝的方向發(fā)展。”他指出，Bow IPU這個(gè)產(chǎn)品代表的不是一個(gè)小眾趨勢(shì)，反而是一種大趨勢(shì)，就是芯片以后要提升性能，可能會(huì)走2.5D/3D這種封裝形式。 |
